이더네트/USB 2.0 주인을 가진 LPC1752 팔 32 조금 발달 널 64 KB SRAM

512 킬로 비트 섬광과 이더네트, USB 2.0 주인/Device/OTG를 가진 64 킬로 비트까지 LPC1752 32 비트 팔 외피 M3 MCU는 SRAM, 할 수 있습니다

1. 일반 묘사

LPC1758/56/54/52/51는 끼워넣는을 위한 팔 외피 M3에 근거한 마이크로 제어기입니다
통합과 저출력 소비의 고도를 특색짓는 신청. 팔
외피 M3는 강화하는과 같은 체계 증진을 제안하는 차세대 핵심입니다
지원 구획 통합의 특징 그리고 상급 수준을 제충하십시오.
LPC1758/56/54/52/51는 100개까지 MHz의 CPU 빈도에 작동합니다. 팔
외피 M3 CPU는 3 단계 파이프라인을 편입하고 하버드 건축술을을 가진 사용합니다
주변 장치를 위한 국부적으로 지시와 자료 버스 뿐 아니라 제 3의 버스를 분리하십시오. 팔
외피 M3 CPU는 또한 위험한 지원하는 내부 사전 페치 단위를 포함합니다
분기.
LPC1758/56/54/52/51의 주변 보충은 fl 재의 512까지 킬로 비트를 포함합니다
기억, 자료 기억, 이더네트 MAC의 USB 장치/Host/OTG 공용영역의 64까지 킬로 비트,
8 채널 다목적 DMA 제어기, 4개의 UARTs, 2는 수로, 2개의 SSP 관제사 할 수 있습니다,
SPI 공용영역, 3 I
2
C 버스 공용영역, 2 산출 I 플러스 2 입력
2
S 버스 공용영역, 6 수로
12 조금 ADC의 10 조금 DAC의 모터 통제 PWM의 구적법 인코더 공용영역, 4 개요
타이머, 6 산출 다목적 PWM의 매우 낮은 힘 실시간 시계 (RTC)를 작정하십시오
분리 건전지 공급 및 52까지 다목적 입력/출력 핀으로
 

2. 특징

100개까지 MHz의 빈도에 달리는 외피 M3 가공업자를 무장하십시오. 기억
8개의 지구를 지원하는 보호 단위 (MPU)는 포함됩니다.
I
붙박이 외피 M3를 보금자리를 지었습니다 (NVIC) 방향이 바꿔진 인터럽트 제어기의 무장하십시오.
I
512까지 킬로 비트에 칩 fl 재 프로그램 기억. 강화된 fl 재 기억 단축키
제로 대기 상태에 고속 100개 MHz 가동을 가능하게 합니다.
I
(ISP)를 프로그램하는에서 체계와에 칩을 통해 (IAP)를 프로그램하는에서 신청
부트스트랩 소프트웨어.
I
에 칩 SRAM는 다음을 포함합니다:
N
고성능을 위한 로칼 코드/자료 버스를 가진 CPU에 SRAM의 32까지 킬로 비트
CPU 접근.
N
2/1 더 높은 처리량을 위한 분리되는 접근 경로를 가진 16 킬로 비트 SRAM 구획.
이 SRAM 구획은 이더네트 (LPC1758), USB 및 DMA를 위해서만 이용될지도 모릅니다
다목적 CPU 지시 및 자료 기억 장치를 위한 기억, 뿐 아니라.
I
8개의 수로 다중층 AHB에 다목적 DMA 제어기 (GPDMA)
SSP도 함께 이용될 수 있는 모체, I
2
S 버스, UART의 아날로그에 디지털 방식으로
디지털-투-아날로그 변환기 주변 장치, 타이머 경기 신호, 그리고를 위한
기억에 기억 이동.